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电路常识性概念(5)-上拉电阻、下拉电阻 / 拉电流、灌电流 / 扇

时间:2015-05-26 20:36 来源:网络 作者:网络 阅读:

(一)上拉电阻

1、当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平 (一般为 3.5V),这时就需要在 TTL 的输出端接上拉电阻,以提高输出高电平的值。

2、OC 门电路必须加上拉电阻,才能使用。

3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

4、在 COMS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰(MOS 器件为高输入阻抗,极 容易引入外界干扰)。

5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

(二)上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大:电阻大,电流小。 2、从确保足够的驱动电流考虑应当足够小:电阻小,电流大。 3、对于高速电路,过大的上拉电阻可能边沿变平缓。

综合考虑以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理。

(三)对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要 考虑以下几个因素

1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗 越大,设计是应注意两者之间的均衡。

2. 下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当 选择以能够向下级电路提供足够的电流。

3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正 确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应 确保在零电平门槛之下。

4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容 会形成 RC 延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

(四)下拉电阻的设定的原则和上拉电阻是一样的

OC 门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不 大于 100uA,设输出口驱动电流约 500uA,标准工作电压是 5V,输入口的高低电平门限为 0.8V(低于 此值为低电平);2V(高电平门限值)。

选上拉电阻时

500uA x 8.4K= 4.2 即选大于 8.4K 时输出端能下拉至 0.8V 以下,此为最小阻值,再小就拉 不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于 0.8V 即可。

当输出高电平时,忽略管子的漏电流,两输入口需 200uA

200uA x15K=3V 即上拉电阻压降为 3V,输出口可达到 2V,此阻值为最大阻值,再大就拉不 到 2V 了。选 10K 可用。COMS 门的可参考 74HC 系列。

设计时管子的漏电流不可忽略,IO 口实际电流在不同电平下也是不同的,上述仅仅是原理, 一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的 电流喂给了级联的输入口,高于低电平门限值就不可靠了)
 


上拉电阻:将某输出电位点采用电阻与电源 VDD 相连的电阻。因为输出端可以看作是具有内阻的电压源,由于上拉电阻与 VDD 连接,利用该电阻的分压原理(一般上拉电阻比输出端内阻大得多,至于该阻值的大小见上拉电阻的选取原则),从而将输出端电位拉高。

1,如果电平用 OC(集电极开路,TTL)或 OD(漏极开路,COMS)输出,那么不用上拉电阻是 不能工作的, 这个很容易理解,管子没有电源就不能输出高电平了。

2,如果输出电流比较大,输出的电平就会降低(电路中已经有了一个上拉电阻,但是电 阻太大,压降太高),就可以用上拉电阻提供电流分量, 把电平“拉高”。(就是并一个电阻在 IC 内部的上拉电阻上, 让它的压降小一点)。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。

需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC 延时) 一般 CMOS 门电路输出不能给它悬空,都是接上拉电阻设定成高电平。

下拉电阻:和上拉电阻的原理差不多,只是拉到 GND 去而已,那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

上拉电阻的工作原理电路图

 

如上图所示,上部的一个 Bias Resaitor 电阻因为是接地,因而叫做下拉电阻,意思是 将电路节点 A 的电平向低方向(地)拉;同样,图中下部的一个 Bias Resaitor 电阻因为接电源 (正),因而叫做上拉电阻,意思是将电路节点 A 的电平向高方向(电源正)拉。当然,许多电路 中上拉电阻和下拉电阻中间的那个 12k 电阻是没有的或者是看不到的。 上图是 RS-485/RS-422 总线上的,可以一下子认识上拉电阻和下拉电阻的意思。但许多电路只有一个上拉电阻或下拉电阻, 而且实际中,还是上拉电阻的为多。


在数字电路中不用的输入脚都要接固定电平,通过 1k 电阻接高电平或接地。

1、定义: 上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流 弱强只是上拉电阻的阻值不同,没有什么严格区分

对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的, 上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

2、为什么要使用拉电阻

一般作单键触发使用时,如果 IC 本身没有内接电阻,为了使单键维持在不被触发的状态或 是触发后回到原状态,必须在 IC 外部另接一电阻。

数字电路有三种状态:高电平、低电平、和高阻状态,有些应用场合不希望出现高阻状态, 可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!

一般说的是 I/O 端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似于一个三极管的 C,当 C 接通过一个电阻和电源连接在一起的时候,该电阻成为上 C 拉电阻,也就是说,如果该端口正常时为高电平,C 通过一个电阻和地连接在一起的时候,该电 阻称为下拉电阻,使该端口平时为低电平,作用吗:

比如:当一个接有上拉电阻的端口设为输如状态时,他的常态就为高电平,用于检测低电平 的输入。

上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流,下拉电阻是用来 吸收电流的,也就是灌电流。
 


拉电流与灌电流

1、概念

拉电流和灌电流是衡量电路输出驱动能力(注意:拉、灌都是对输出端而言的,所以是驱 动能力)的参数,这种说法一般用在数字电路中。

这里首先要说明,芯片手册中的拉、灌电流是一个参数值,是芯片在实际电路中允许输出端 拉、灌电流的上限值(允许最大值)。而下面要讲的这个概念是电路中的实际值。

由于数字电路的输出只有高、低(0,1)两种电平值,高电平输出时,一般是输出端对负载 提供电流,其提供电流的数值叫“拉电流”;低电平输出时,一般是输出端要吸收负载的电流,其 吸收电流的数值叫“灌(入)电流”。

对于输入电流的器件而言: 灌入电流和吸收电流都是输入的, 灌入电流是被动的, 吸收电流是主动的。

如果外部电流通过芯片引脚向芯片内‘流入’称为灌电流(被灌入); 反之如果内部电流通过芯片引脚从芯片内‘流出’称为拉电流(被拉出)

2、为什么能够衡量输出驱动能力

当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高。由三极管输出特性曲线也可以看出,灌电流越大,饱和压降越大,低电平越大。

然而,逻辑门的低电平是有一定限制的,它有一个最大值 UOLMAX。在逻辑门工作时,不允许超过这个数值,TTL 逻辑门的规范规定 UOLMAX ≤0.4~0.5V。所以,灌电流有一个上限。

当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流。拉电流越大,输出端的高电平就越低。这是因为输出级三极管是有内阻的,内阻上的电压降会 使输出电压下降。拉电流越大,输出端的高电平越低。

然而,逻辑门的高电平是有一定限制的,它有一个最小值 UOHMIN。在逻辑门工作时,不允许超过这 个数值,TTL 逻辑门的规范规定 UOHMIN ≥2.4V。所以,拉电流也有一个上限。

可见,输出端的拉电流和灌电流都有一个上限,否则高电平输出时,拉电流会使输出电平低于 UOHMIN;低电平输出时,灌电流会使输出电平高于 UOLMAX。所以,拉电流与灌电流反映了输出驱动 能力。(芯片的拉、灌电流参数值越大,意味着该芯片可以接更多的负载,因为,例如灌电流是负载给的,负载越多,被灌入的电流越大)

由于高电平输入电流很小,在微安级,一般可以不必考虑,低电平电流较大,在毫安级。 所以,往往低电平的灌电流不超标就不会有问题。用扇出系数来说明逻辑门来驱动同类门的能力, 扇出系数 No 是低电平最大输出电流和低电平最大输入电流的比值。
 


在集成电路中, 吸电流、拉电流输出和灌电流输出是一个很重要的概念。

拉即泄,主动输出电流,是从输出口输出电流。

灌即充,被动输入电流,是从输出端口流入

吸则是主动吸入电流,是从输入端口流入

吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动 的,从芯片输入端流入的叫吸收电流。灌入电流是被动的,从输出端流入的叫灌入电流。

拉电流是数字电路输出高电平给负载提供的输出电流,灌电流时输出低电平是外部给数字电 路的输入电流,它们实际就是输入、输出电流能力。

吸收电流是对输入端(输入端吸入)而言的;而拉电流(输出端流出)和灌电流(输出端被灌入)是相对输出端而言的。


给一个直观解释:


 

图中 PB0 输出 0,LED 会亮,PB0 的电流方向是流向 PB0 也就是灌电流了;而 PB1 要输出 1, LED 会亮,PB1 的电流方向是从 PB1 流出,也就是拉电流了。
 


在实际电路中灌电流是由后面所接的逻辑门输入低电平电流汇集在一起而灌入前面逻辑门的输出端所形成,读者参阅图 18-2-3 自明。显然它的测试电路应该如图 18-2-4(b)所示,输入端所加的逻辑电平是保证输出端能够获得低电平,只不过灌电流是通过接向电源的一只电位器而获得 的,调节的电位器可改变灌电流的大小,输出低电平的电压值也将随之变化。
 

(a) 灌电流负载 

(b) 拉电流负载 

图 18-2-3 灌电流与放电流示意图


(a) 灌电流负载特性曲线 (b) 测试电路

图 18-2-4 灌电流负载特性曲线及测试电路

当输出低电平的电压值随着灌电流的增加而增加到输出低电平最大值时,即 uOL=UOLMAX 时所对应的灌电流值定义为输出低电平电流的量大值 IOLMAX。

不同系列的逻辑电路,同一系列中不同的型号的集成电路,国家标准中对输出低电平电流 的最大值 IOLMAX 的规范值的规定往往是不同的。比较常用的数值如下:

TTL 系列 IOLMAX=16mA 
LSTTL74 系列 IOLMAX=8mA 
LSTTL54 系列 IOLMAX=4mA 
扇出系数 NO 是描述集成电路带负载能力的参数,它的定义式如下 18-2-1)
NO= IOLMAX / IILMAX 

其中 IOLMAX 为最大允许灌电流,IILMAX 是一个负载门灌入本级的电流。

No 越大,说明门的负载能力越强。一般产品规定要求 No≥8。

在决定扇出系数时,正确计算电流值是重要的,对于图 18-2-3 而言,后面所接的逻辑门的输 入端有并联的情况。当输出为低电平时,后面逻辑门输入端流出的 IIL,因有 R1 的限流作用,与并 联端头数无关。但是,当输出为高电平时,电流的方向改变为流进输入端,后面逻辑门输入级的多 发射极三极管相当有两个三极管并联。流入的 IIH 就要加倍,与并联端头数有关。对于图 18-2-3,

NOL=2,而 NOH=3,输出低电平和输出高电平两种情况下,扇出系数可能是不同的。由于 IIL 的数值比IIH的数值要大很多,对于集成电路来说矛盾的主要方面在低电平扇出系数。所以,一般我们只需要考虑低电平扇出系数就可以了。
 

电路常识性概念(6)-VCC、VDD 和 VSS 三种标号的区别

在电子电路中,常可以看到 VCC、VDD 和 VSS 三种不同的符号,它们有什么区别呢?

一、解释

VCC:C=circuit 表示电路的意思, 即接入电路的电压;

VDD:D=device 表示器件的意思, 即器件内部的工作电压;

VSS:S=series 表示公共连接的意思,通常指电路公共接地端电压。


二、说明

1、对于数字电路来说,VCC 是电路的供电电压,VDD 是芯片的工作电压(通常 Vcc>Vdd),VSS 是接地点。(例如,对于 ARM 单片机电路,其供电电压 VCC 一般为 5V,一般经三端稳压块将其转为单片机工作电压 VDD=3.3V)

2、有些 IC 既有 VDD 引脚又有 VCC 引脚,说明这种器件自身带有电压转换功能。

3、在场效应管(或 COMS 器件)中,VDD 为漏极,VSS 为源极,VDD 和 VSS 指的是元件引脚,而不 表示供电电压。
 

电路常识性概念(7)-三态门高阻态


三态门,是指逻辑门的输出除有高、低电平两种状态外,还有第三种状态——高阻状态的门 电路。高阻态相当于隔断状态(电阻很大,相当于开路)。 三态门都有一个 EN 控制使能端,来控 制门电路的通断。 可以具备这三种状态的器件就叫做三态(门,总线,......).

计算机里面用 1 和 0 表示是,非两种逻辑,但是,有时候,这是不够的, 比如说,他不 够富有,但是他也不一定穷啊;她不漂亮,但也不一定丑啊,处于这两个极端的中间,就用那个既 不是+ 也不是―的中间态表示,叫做高阻态。 高电平,低电平可以由内部电路拉高和拉低。而 高阻态时引脚对地电阻无穷,此时读引脚电平时可以读到真实的电平值。高阻态的重要作用之一就 是 I/O(输入/输出)口在输入时读入外部电平用。

高阻态相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它, 所以设置这样一个状态使它处于断开状态)。三态门是一种扩展逻辑功能的输出级,也是一种控制 开关。主要是用于总线的连接,因为总线只允许同时只有一个使用者。通常在数据总线上接有多个 器件,每个器件通过 OE/CE 之类的信号选通。如器件没有选通的话它就处于高阻态,相当于没有接 在总线上,不影响其它器件的工作。

如果你的设备端口要挂在一个总线上,必须通过三态缓冲器。因为在一个总线上同时只能有一个端口作输出,这时其他端口必须在高阻态,同时可以输入这个输出端口的数据。所以你还需要 有总线控制管理, 访问到哪个端口,那个端口的三态缓冲器才可以转入输出状态,这是典型的三 态门应用。 如果在线上没有两个以上的输出设备, 当然用不到三态门,而线或逻辑又另当别论了。


高阻态这是一个数字电路里常见的述语,指的是电路的一种输出状态,既不是高电平也不是 低电平,如果高阻态再输入下一级电路的话,对下级电路无任何影响,和没接一样,如果用万用表 测的话有可能是高电平也有可能是低电平,随它后面接的东西定 。

高阻态的实质:电路分析时高阻态可做开路理解。你可以把它看作输出(输入)电阻非常 大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空,它是对地或对电源电阻极大的状态。 而实际应用上与引脚的悬空几是一样的。

(当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和 下拉管都截止时,输出端就相当于浮空(没有电流流动),其电平随外部电平高低而定,即该门电 路放弃对输出端电路的控制 )

典型应用:

1、在总线连接的结构上。总线上挂有多个设备,设备于总线以高阻的形式连接。这样在设备不占 用总线时自动释放总线(放弃对总线的使用),以方便其他设备获得总线的使用权。

2、大部分单片机 I/O 使用时都可以设置为高阻输入,如陵阳,AVR 等等。高阻输入(类似于 CMOS 输入阻抗)可以认为输入电阻是无穷大的,认为 I/O 对前级影响极小,而且不产生电流(不衰减), 而且在一定程度上也增加了芯片的抗电压冲击能力。
 

电路常识性概念(8)-MOS 管及简单 CMOS 逻辑门电路原理图


现代单片机主要是采用 CMOS 工艺制成的。

1、MOS 管 MOS 管又分为两种类型:N 型和 P 型。如下图所示:

以 N 型管为例,2 端为控制端,称为“栅极”;3 端通常接地,称为“源极”;源极电压记 作 Vss,1 端接正电压,称为“漏极”,漏极电压记作 VDD。要使 1 端与 3 端导通,栅极 2 上要加 高电平。 

对P型管,栅极、源极、漏极分别为 5 端、4 端、6 端。要使 4 端与 6 端导通,栅极5要加 低电平。 

在CMOS 工艺制成的逻辑器件或单片机中,N 型管与 P 型管往往是成对出现的。同时出现的 这两个 CMOS 管,任何时候,只要一只导通,另一只则不导通(即“截止”或“关断”),所以称 为“互补型 CMOS 管”。 

2、CMOS 逻辑电平

高速 CMOS 电路的电源电压 VDD 通常为+5V;Vss 接地,是 0V。

高电平视为逻辑“1”,电平值的范围为:VDD 的 65%~VDD(或者 VDD-1.5V~VDD)

低电平视作逻辑“0”,要求不超过 VDD 的 35%或 0~1.5V。

+1.5V~+3.5V 应看作不确定电平。在硬件设计中要避免出现不确定电平。

近年来,随着亚微米技术的发展,单片机的电源呈下降趋势。低电源电压有助于降低功耗。VDD为 3.3V 的 CMOS 器件已大量使用。在便携式应用中,VDD 为 2.7V,甚至 1.8V 的单片机也已经出现。

将来电源电压还会继续下降,降到 0.9V,但低于 VDD 的 35%的电平视为逻辑“0”,高于 VDD 的 65%的电平视为逻辑“1”的规律仍然是适用的。

3、非门

非门(反向器)是最简单的门电路,由一对 CMOS 管组成。其工作原理如下:

A 端为高电平时,P 型管截止,N 型管导通,输出端 C 的电平与 Vss 保持一致,输出低电平;

A 端为低电平时,P 型管导通,N 型管截止,输出端 C 的电平与 VDD 一致,输出高电平。

4、与非门

 

与非门工作原理:

①、A、B 输入均为低电平时,1、2 管导通,3、4 管截止,C 端电压与 VDD 一致,输出高电平。

②、A 输入高电平,B 输入低电平时,1、3 管导通,2、4 管截止,C 端电位与 1 管的漏极保

持一致,输出高电平。

③、A 输入低电平,B 输入高电平时,情况与②类似,亦输出高电平。

④、A、B 输入均为高电平时,1、2 管截止,3、4 管导通,C 端电压与地一致,输出低电平。

5、或非门

 

或非门工作原理:

①、A、B 输入均为低电平时,1、2 管导通,3、4 管截止,C 端电压与 VDD 一致,输出高电平。

②、A 输入高电平,B 输入低电平时,1、4 管导通,2、3 管截止,C 端输出低电平。

③、A 输入低电平,B 输入高电平时,情况与②类似,亦输出低电平。

④、A、B 输入均为高电平时,1、2 管截止,3、4 管导通,C 端电压与地一致,输出低电平。

注:

将上述“与非”门、“或非”门逻辑符号的输出端的小圆圈去掉,就成了“与”门、“或”

门的逻辑符号。而实现“与”、“或”功能的电路图则必须在输出端加上一个反向器,即加上一对CMOS 管,因此,“与”门实际上比“与非”门复杂,延迟时间也长些,这一点在电路设计中要注意。

6、三态门

 

三态门的工作原理:

当控制端 C 为“1”时,N 型管 3 导通,同时,C 端电平通过反向器后成为低电平,使 P 型管4 导通,输入端 A 的电平状况可以通过 3、4 管到达输出端 B。

当控制端 C 为“0”时,3、4 管都截止,输入端 A 的电平状况无法到达输出端 B,输出端 B

呈现高电阻的状态,称为“高阻态”。

这个器件也称作“带控制端的传输门”。带有一定驱动能力的三态门也称作“缓冲器”,逻辑符号是一样的。

注:

从 CMOS 等效电路或者真值表、逻辑表达式上都可以看出,把“0”和“1”换个位置,“与非”门就变成了“或非”门。对于“1”有效的信号是“与非”关系,对于“0”有效的信号是“或非”关系。

上述图中画的逻辑器件符号均是正逻辑下的输入、输出关系,即对“1”(高电平)有效而言。而单片机中的多数控制信号是按照负有效(低电平有效)定义的。例如片选信号 CS(ChipSelect),指该信号为“0”时具有字符标明的意义,即该信号为“0”表示该芯片被选中。因此,

“或非”门的逻辑符号也可以画成下图。

 

7、组合逻辑电路

“与非”门、“或非”门等逻辑电路的不同组合可以得到各种组合逻辑电路,如译码器、解码器、多路开关等。

组合逻辑电路的实现可以使用现成的集成电路,也可以使用可编程逻辑器件,如 PAL、GAL等实现。

(责任编辑:admin)

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